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      什么是冒險和競爭,如何消除?

      2018-10-30 09:31 ? 次閱讀

      題目:數制轉換

      R進制數轉換為十進制數:按權展開,相加

      十進制數轉化為R進制數:整數部分,除R取余法,除到商為0為止。小數部分,乘R取整法,乘到積為0為止。

      二進制數轉化八進制數:三位一組,整數部分左邊補0,小數部分右邊補0。反之亦然。

      二進制數轉化十六進制數:四位一組,整數部分左邊補0,小數部分右邊補0。反之亦然。

      題目:邏輯函數及其化簡

      公式法

      卡諾圖法

      題目:什么是冒險和競爭,如何消除?

      下面這個電路,使用了兩個邏輯門,一個非門和一個與門,本來在理想情況下F的輸出應該是一直穩定的0輸出,但是實際上每個門電路從輸入到輸出是一定會有時間延遲的,這個時間通常叫做電路的開關延遲。而且制作工藝、門的種類甚至制造時微小的工藝偏差,都會引起這個開關延遲時間的變化。

      實際上如果算上邏輯門的延遲的話,那么F最后就會產生毛刺。信號由于經由不同路徑傳輸達到某一匯合點的時間有先有后的現象,就稱之為競爭,由于競爭現象所引起的電路輸出發生瞬間錯誤的現象,就稱之為冒險FPGA設計中最簡單的避免方法是盡量使用時序邏輯同步輸入輸出。

      1. 加濾波電容,消除毛刺的影響

      2. 加選通信號,避開毛刺

      3. 增加冗余項,消除邏輯冒險。

      題目:用與非門等設計一個全加法器

      題目:MOS邏輯門

      與非門:上并下串(上為PMOS,下為NMOS)

      或非門:上串下并(上為PMOS,下為NMOS)

      反相器(上為PMOS,下為NMOS)

      練習:畫出Y = A·B + C的CMOS電路圖

      ??? Y = (A·B + C)” = ((A·B)’·C’)’,一個反相器,兩個而輸入與非門。

      題目:用D觸發器帶同步高置數和異步高復位端的二分頻的電路,畫出邏輯電路,Verilog描述。

      1 reg ? ? Q;2 always @(posedge clk or posedge rst)begin3 if(rst == 1'b1)4     Q <= 1'b0;5 else if(set == 1'b1)6     Q <= 1'b1;7 else8     Q <= ~Q;9 end

      題目:ASIC中低功耗的設計方法和思路(不適用于FPGA)

      1. 合理規劃芯片的工作模式,通過功耗管理模塊控制芯片各模塊的Clock,Reset起到控制功耗的目的。

      2. 門控時鐘(Clockgateing):有效降低動態功耗

      3. 多電壓供電:通過控制模塊的電壓來降低功耗

      4. 閾值電壓


      原文標題:數字電路基礎

      文章出處:【微信號:Open_FPGA,微信公眾號:開源FPGA】歡迎添加關注!文章轉載請注明出處。

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